Обсуждение ядра R2000

Архитектура СнК, разработка RISC-ядра, функциональная верификация, разработка инструментальных средств, прототипирование и отладка на FPGA

Модератор: Интегральный вычислитель

Обсуждение ядра R2000

Сообщение Интегральный вычислитель » 30 мар 2010, 23:11

В этой теме предлагаю обсуждать новое процессорное ядро.

У меня следующее замечание: в R2000.v множество переменных используются до объявления, просьба это профиксить: в Modelsim и Xilinx не компилируется.
I Have Seen The Truth And It Doesn't Make Any Sense
Аватара пользователя
Интегральный вычислитель
 
Сообщения: 561
Зарегистрирован: 02 апр 2008, 16:04
Откуда: из Леса

Re: Обсуждение ядра R2000

Сообщение Интегральный вычислитель » 30 мар 2010, 23:16

В EX.v в интерфейсе модуля лишняя запятая после объявления последнего порта.

Сигнал ALUSrcA используется до объявления.

В testbench.v аналогичная проблема для сигналов rst и clk.

p/s просьба проверять все модули на компилируемость в Modelsim или Xilinx ISE
I Have Seen The Truth And It Doesn't Make Any Sense
Аватара пользователя
Интегральный вычислитель
 
Сообщения: 561
Зарегистрирован: 02 апр 2008, 16:04
Откуда: из Леса

Re: Обсуждение ядра R2000

Сообщение Интегральный вычислитель » 10 апр 2010, 07:20

Желательно добавить `timescale директивы во все модули.
I Have Seen The Truth And It Doesn't Make Any Sense
Аватара пользователя
Интегральный вычислитель
 
Сообщения: 561
Зарегистрирован: 02 апр 2008, 16:04
Откуда: из Леса


Вернуться в ANCILE: создание системы на кристалле

Кто сейчас на конференции

Сейчас этот форум просматривают: нет зарегистрированных пользователей и гости: 0

cron